FPGA keep hierarchy

hast du chip scope drin?  verwendest du viele hierarchien?

Guten Morgen,

ja, das design besteht aus viele Modulen, etwas mehr als 20.
Maxixmal in 4 Ebenen verschachtelt. Mit oder ohne chipscope
macht keinen Unterschied. Ich benutzte Chipscope
allerdings über den Core Inserter.
Wenn man das keep hierarchy auf "no" setzt sollte die Synthese
doch besser über modulgrenzen optimieren können, vielleicht besseres
area ratio errreichen können, aber nicht soviel größer?
Auch die maximum Frequency nach der synthese ist mit "no" schlechter.
Nach dem translate,map und par stimmen aber alle timings.

Wo liegt mein Denkfehler??


Gruß

 Stephan

Stephan_II schrieb:
> Wo liegt mein Denkfehler??
Die Wege von XST sind unergründlich...

Warum hälst Du Dich damit auf? Später sind doch die Ergebnisse offenbar 
wieder gleich.

Duke

> Auch die maximum Frequency nach der synthese ist mit "no" schlechter.

Da interessiert höchstens die Grössenordung, alles andere ist 
Kaffesatzleserei.

Und je nach Design können die Optimierungen auch ins Gegenteil 
umschlagen. Manchmal lohnt es sich auf Area zu gehen, weil es kleiner 
UND schneller wird...

An der von Xilinx berechneten Max-Freq kann man sich nicht orientieren, 
weil praktisch keine vernüftigen Annahmen über das Timin gemacht werden 
(können). Ich hatte schon den Fall, dass das FPGA zum Ende der 
Entwicklung lief, die Maxfreq aber anstieg. Irgendwann ging es wieder 
total in den Keller. Das Design lief aber trotzdem. Nach der Anpassung 
der skew ist eh alles nders.

>Nach der Anpassung der skew ist eh alles nders.

Was hast du denn angepasst ?

Hallo,

ich optimiere dabei bereits auf AREA.
Es hat mich nur irritiert, das die synthese plötlich so großes AREA 
Ratio rauschmeisst. Die Funktionalität am Ende ist die gleiche. Timings 
passen auch. Hatte sowas vorher halt nocht nicht gesehen.

Vielen Dank für eure Antworten.

Gruß
 Stephan