parallele Wandlung high-speed

Gisbert Gast #2256234
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Ich habe 2 SERDES Eingänge am Xilinx V5 dazu benutzt, um hochfrequente 
digitale Daten abzuscannen (es geht nur um 1,0) und zu speichern. Mit 
der geringeren Frequenz kann ich dann aufs RAM. Nun möchte ich mehrere 
SERDES interlacen, um höhere Raten sampeln zu können. Jeder Eingang hat 
einen eigenen physikalischen CLK-buffer/Treiber, der ihm das Signal 
individuell zuführt. Soweit so gut. Das Problem ist nun nur noch der 
Taktversatz von z.B. 1/8 (500 MHZ), um auf 4GS zu kommen. Beim 
Anschießen an die IO Delay habe ich das Problem, dass der Coregen das 
irgenwie nicht bauen will. Jedenfalls synthetisiert das Design nicht. 
Simulieren ist ok.

Ergo habe ich mich daran gemacht, das per Hand aufzubauen. Leider können 
die Serdes aber nur 6 Bit direkt. Bei mehr als 6Bit muss man einen 
zweiten hinzuschalten. Hat das einer schon mal gemacht?
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