assert in verilog

leider scheint es in verilog keine Anweisung wie assert (wie in VHDL) zu 
geben, da tauchten bei meiner Recherche nur OVL und PSL auf, evtl. ist 
das ja auch alles veraltet, zu umständlich und schlecht dokumentiert? 
Hauptsächlich muss ich nur testen (also TB), ob ein Register einen 
konkreten Wert hat. Warum Verilog? PSoC5 mag's ...