PCB schrieb:
> Natürlich, je nach Anzahl der Lagen wird die Platine dann kleiner.
Eine allgemeingültige Formel gibt es nicht, weil das von den
eingegangenen Kompromissen abhängt: du kannst zwar Via in Pad machen und
alles auf Innenlagen verbinden, dann kommst du auf eine Bedeckung durch
Bauteile nahe 90%, aber das ist nicht die preisgünstigste Lösung. Für
vernüftige Lagenzahl und unter Vermeidung exotischer Technologien kannst
du mit etwa 60% Bedeckung rechnen. Wenn du beidseitig bestückst, eher
mit weniger, weil sich Bohrungen für THT-Bauteile und Vias für die
beiden Seiten behindern. Man kann schon Layer und Vias so planen, dass
man auf beiden Seiten fast unabhängig dicht bestücken kann, aber das ist
sehr aufwendig, praktisch sind das dann 2 Platinen mit vielen
Verbindungen dazwischen.
Bei THT-Bauteilen kann man auf der Gegenseite oft Pullups und sonstiges
Hühnerfutter zwischen den Pads unterbringen, aber da kommen höchstens
10..20% Flächennutzung heraus.
Und bei sehr vielen Leitungen, z.B. Prozessor-Memory mit 64 oder 128
bit, muss man einfach Platz auch für die Leiterbahnen vorsehen, weil das
doch günstiger ist als Multilayer mit 10 Lagen oder mehr zu verwenden.
Wenn man Handys konstruiert, gibt es natürlich andere Vorgaben - da muss
man eben mit dem gegebenen Platz auskommen, koste es was es wolle. Dafür
brauchst du auch nicht zu fragen, wie gross die Platine werden darf.
Friss oder stirb.
Gruss Reinhard