ADCCLK beim STM32F4

hausmeister Gast #2677019
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Hi,

in der reference manual 
(http://www.st.com/internet/com/TECHNICAL_RESOURCES/TECHNICAL_LITERATURE/REFERENCE_MANUAL/DM00031020.pdf) 
vom F4 steht auf Seite 215 unten eine eigenartige Rechnung. ADCCLK sei 
38MHz bei einer APB2 CLK von 60MHz.

Soweit ich ADCCLK auf Seite 209 verstanden habe, kann man APB2 durch 
2/4/6  oder 8 teilen, um ADCCLK zu erhalten. 60MHz / 2 sind bei mir aber 
30MHz. Wie sind also die Angaben auf Seite 215 zu verstehen? Auch das 
Ergebnis des Rechenbeispiels ist verwirrend: 15 cyles / 60 MHz = 0,25us 
und nicht 0,5us wie im Datenblatt geschrieben.

Im Prinzip geht es mir darum, genau angeben zu können wie lange eine 
Conversion dauert.
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hausmeister Gast #2677073
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Blöderweise ist der Fehler gerade so ungünstig, dass man ewig den Rest 
des manual wälzen muss, um zu verstehen, was nun gemeint ist.

Gemeint war also ADCCLK = 30MHz, denn dann käme man auch auf die 0,5us?
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