Clock Enable und Timing Constrains

Suche mal unter "Multi-Cycle-Constraints", wird
z.B. in ISE 14.1 im pdf "Timing Closure User Guide"
erklärt.

Hi

Ja es ist sehr Interessant, jedes mal wenn man die Frage abgesendet hat 
fällt einem die Lösung ein!

Multi-Cycle-Path ist schon richtig aber das wichtige ist diese Constrain 
auf das Enable Signal zu setzen!

z.B:

NET "TFT_CE" TNM_NET = FFS "TFT";
TIMESPEC TS_TFT = FROM "TFT" TO "TFT" 70 MHz;

Damit ist die Sache dann fertig :-)

Trotzdem Danke :-)

Tja, und dann pass mal gut auf, dass deine Signale mit den 'multicycle 
constraints' richtig 'eingetaktet' werden! Ganz so einfach ist die Sache 
dann naemlich doch nicht...

Naja, die Setup Zeiten werden aufgrund der langen Zeit zwischen den 
Flanken eingehalten, die Hold Zeiten sind immer die selben und die 
Übergänge zwischen den 350 MHz und den 70 MHz werden von der Timing 
Analyse betrachten und sind ja schon mal prinzipiell Synchron zu 
einander!

Gruß Max

Einsynchronisieren:
von Nicht-Enabled => Enabled,
von Enabled => Enabled und dann
von Enabled => Nicht-Enabled
wird alles korrekt behandelt, man muss nur
das Enable-Signal als Referenz für das/die
Multi-CycleConstraint(s) verwenden, wurde
alles schon ausführtlichst im Xilinx-Forum
diskutiert.