Die ADC Hersteller gehen zu einer seriellen Highspeed Datenleitung mit dem Standard JESD204 über. Nur wie kann ein FPGA diese Daten entgegennehmen? Das Protokoll in VHDL oder Verilog zu entschlüsseln geht aufgrund der Geschwindigkeit nicht. Gibt es eine interne Hardware dafür? Ich meine einen Deserialisier für dieses Protokoll.
> Gibt es eine interne Hardware dafür? Nimm einen Serdes und danach den IP-Core: http://www.xilinx.com/products/intellectual-property/EF-DI-JESD204.htm
Otto schrieb: > Ist leider kein Spartan 6 in der Liste. Tja... > Was kostet so eine Lizenz? Lizenzen kosten immer so um 10k. Das scheint eine Naturkonstante zu sein... Im Ernst: frag doch einfach mal den lokalen Xilinx-Vertreter/FAE. Vielleicht weiß der, warum es die Sache für den S6 nicht gibt...
Ich nutze das Webpack so weit wie es geht, deshalb habe ich nuch keinen Verdreher an Hals. Ich wollte vorher klären, ob es eine Einfache Lösung gibt. Dann muss ich doch 16bit breiten Bus nutzen.
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