VHDL Simu - Modelsim Macros oder Testbench?

Erstmal kurz zu mir, weil erstes Posting:
entwickle teilweise VHDL, bis jetzt im für CPLD's.
Kam dabei auch mit LOG/iC2 inn Berührung, um dies in VHDL umzusetzen.

nun zu meiner Frage:
Ich simuliere bisher mit Modelsim und nehme als Anregung der Signale
die Macro "Sprache" von Modelsim.
Normalerweise wird ja eine Testbench erstellt und diese verwendet.

Die MAcros kann man schnell änder und anpassen, was mir fehlt, ist
bestimmte Vorgaben zu treffen wenn etwas nicht funktioniert (also
Soll-Vorgaben).

Wo liegen die Vorteile in so einer Testbench gegenüber den Macros?



Thomas