VHDL

Abend Logikgemeinde,
bin VHDL- Anfänger. Arbeite mit Webpack. Mein Problem ist folgendes:
Wenn ich mit bit- oder std_logic- Eingangsvektoren arbeite, werden
diese im Pinassignment immer weggelassen. Es sind nur die Ausgänge
sichtbar????
Habe die Eingangsvektoren sogar einem Signal zugewiesen (Empfehlung)
aber es ist wiederum die selbe Pleite.
Also, bitte um Hilfe diesbezüglich
Danke!
christian

Schau mal ins Transcription Fenster, ob dort etwas drin steht, dass
Signale gelöscht/getrimmt wurden.

Kannst du deinen Code mal posten?

Gruß Jörn

Danke mal für deine Reaktion, ist (soll sein) ein einfacher 3Bit
Komparator.

danke, chris

Nochwas, meine neue, allgegenwärtige Fehlermeldung: "ERROR:NgdBuild:605
- logical root block 'z' with type 'z' is unexpanded. Symbol
   'z' is not supported in target 'xc9500'."
bereitet mir auch Sorgen.

Egal, welchen Namen ich vergebe, immer die gleiche Fehlermeldung.


Was will er von mir?

Habe, wie mir gesagt wurde, keine Zahlen, Umlaute, Leerzeichen usw. in
meinen Ordner-/ Dateinamen.

Nochmals Danke, christian

Hallo,

schau mal den Schaltplan, den ISE aus deinem Design an.

Ich hab deinen Code etwas modifiziert und jetzt macht er drei
Komperatoren.

Benutzt du Tristatesignale ? In VHDL wird der Tristatezustand mit einem
Z dargestellt.

Gruß Jörn

Danke mal für deine Mühe, werds dann mal ausprobieren, benutze kein
Tristatesignal.

mfg.christian

wenn Du willst, kannst Du mir mal dein Design per email schicken, dann
werf ich mal nen Bild drauf.

Gruß Jörn

Jetzt werden mir überhaupt keine Eingänge mehr angezeigt, im
Pinassignment, kann es sein, dass ich irgendwas generell, aus versehen,
verstellt habe?

mfg.christian