Vektorgröße verändern

knut Gast #2784273
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Hallo,

wie kann man ein STD_LOGIC_VECTOR, dessen Vektorlänge beispielsweise 12 
beträgt, auf 16 vergrößern (mit Nullen an den höherwertigen Bits 
auffüllen)

Also ich habe beispielsweise folgenden Aufbau:

1
entity test is

2
port (test16 : out std_logic_vector (15 downto 0) 

3
);

4
end test

5


6
architecture behavioral of test is

7


8
signal t12 : std_logic_vector (11 downto 0) := "000000000011";

9
signal t16 : std_logic_vector (15 downto 0);

10


11
begin

12


13
t16 <= "0000" & t12; 

14
test16 <= t16;

15


16
end behavioral;


Ist das so synthesetechnisch realisierbar?
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