Hallo, für einen schnellen AD-Konverter muss ich einen differentiellen Takt von 250MHz erzeugen. Ich muss das ganze mit einem Cyclone 4 E FPGA und dessen PLL realisieren. Mein aktueller Aufbau schaut so aus: 50MHz Oscillator -> CLK2-Pin -> PLL 50MHz auf 250MHz -> 250MHz in ALT_OUTBUF_DIFF Primitive, um das Differenzsignal zu erzeugen -> p/n Signale auf Ausgangspins DIFFIO_R35p/n (BANK5) routen. Wenn ich das Signal dann mit dem Scope (Hameg HMO3524) messe, bekomme ich allerdings keine saubere Aussteuerung von 2.5V, sondern ein Signal (gemessen auf +), welches nur ca. 150mVpp ausgesteuert ist (siehe Anhang). Ich setze dieses FPGA ein: EP4CE115F297C Lt. Altera-Datenblatt schafft der Clock-Tree 437,5MHz, schließe ich also mal aus. Die PLL "output frequency" ist mit 472,5MHz max. angegeben, sollte auch passen. Die "High Speed IO Data Rate" für Mode x1 beträgt 402,5Mbps max. d.h. auch hier sollten 250MHz machbar sein. Die Daten habe ich aus dem Cyclone IV Device Datasheet (cyiv-53001.pdf). Die Assignments sind auf LVDS gestellt und eine VCCIO auf Bank5 von 2.5V ist vorhanden. Abschlusswiderstand 100 Ohm zwischen + und - ist vorhanden, macht es aber nicht besser, sondern eventuell schlechter. Habe ich vielleicht noch ein Assignment oder ein Contraint übersehen, oder kann es gar ein Messfehler sein (habe auch mal mit einem 500MHz Tektronix gemessen)? Hat jemand von euch ein Idee oder Anregung was ich noch versuchen könnte? Danke im Voraus, Johannes
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