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Fehler bei Signal Synthese
Gast
#202969
Hallo, ich hab ein stück VHDL Code angehängt, das bei der Synthese immer folgende Fehlermeldung verursacht: ERROR:Xst:827 - c:/dcf_decoder/DCF_Decoder.vhd line 21: Signal counter cannot be synthesized, bad synchronous description. --> was mache ich denn da falsch ?
Gast
#202970
Hallo, versuch mal deine Signale nicht mit dem Typ BIT, sondern mit std_logic,bzw. std_logic_vector zu beschreiben.
Gast
#202971
Rischdisch... das denke ich auch. BIT ist Pfui. Genau so wie Std_ulogic Pfui ist ... :-)
Gast
#202972
liegt aber nicht daran :)
dein Konstrukt sieht evreinfacht so aus
if Clock'Event and Clock = '1' then
Counter <= xyz;
else
Counter <= abc;
end if;
das funktioniert nicht das einmal im oberen Teil der Count durch einen
Takt gesetzt wird und kontrahär dazu im unteren Teil der Counter ohne
Takt gesetzt werden soll.
Eben "bad synchronous description" -> "falsche synchrone
beschreibung".
Gruß Hagen
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