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Forum: FPGA, VHDL & Co. Fehler bei Signal Synthese


Autor: MarkusG (Gast)
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Hallo,

ich hab ein stück VHDL Code angehängt, das bei der Synthese immer
folgende Fehlermeldung verursacht:

ERROR:Xst:827 - c:/dcf_decoder/DCF_Decoder.vhd line 21: Signal counter
cannot be synthesized, bad synchronous description.
-->

was mache ich denn da falsch ?

Autor: Tobias (Gast)
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Hallo,

versuch mal deine Signale nicht mit dem Typ BIT, sondern mit
std_logic,bzw. std_logic_vector zu beschreiben.

Autor: Axel Meineke (Gast)
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Rischdisch... das denke ich auch. BIT ist Pfui. Genau so wie Std_ulogic
Pfui ist ... :-)

Autor: Hagen (Gast)
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liegt aber nicht daran :)

dein Konstrukt sieht evreinfacht so aus

  if Clock'Event and Clock = '1' then
    Counter <= xyz;
  else
    Counter <= abc;
  end if;

das funktioniert nicht das einmal im oberen Teil der Count durch einen
Takt gesetzt wird und kontrahär dazu im unteren Teil der Counter ohne
Takt gesetzt werden soll.

Eben "bad synchronous description" -> "falsche synchrone
beschreibung".

Gruß Hagen

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