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Forum: FPGA, VHDL & Co. Taktteiler Xilinx Spartan 3


Autor: sumsum (Gast)
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Hallo,

ich arbeite gerade mit dem xilinx projekt-navigator. dabei verwende ich
hauptsächlich die zustandsdiagramme.
nun meine frage: auf dem board ist der standarttakt 50Mhz. ich brauche
aber einen takt von 10 hz. wie kann ich bei den zusatndsdiagrammen den
takt herunterteilen?

dank im voraus
sumsum

Autor: johnny (Gast)
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das wäre ne möglichkeit.
weis nu nit in wieweit du dich damit schon beschäftigt hast.

clk -- systemtackt
teiler_10hz -- zaehler vom type " integer range 4999999 downto 0"
clk_10hz -- enable signal für die nachfolgende logic type "boolean"

if rising_edge(clk) then
   if teiler_10hz = 0 then
      teiler_10hz <= 4999999;
      clk_10hz    <= true;
   else
      teiler_10hz <= teiler_10hz - 1;
      clk_10hz    <= false;
   end if;

   if clk_10hz then
                                   -- nachfolgende logic
   end if;
end if;

hab noch ne datei mit angehängt.
die kannst gleich mit ise öffnen.

mfg
johnny

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