Taktteiler Xilinx Spartan 3

das wäre ne möglichkeit.
weis nu nit in wieweit du dich damit schon beschäftigt hast.

clk -- systemtackt
teiler_10hz -- zaehler vom type " integer range 4999999 downto 0"
clk_10hz -- enable signal für die nachfolgende logic type "boolean"

if rising_edge(clk) then
   if teiler_10hz = 0 then
      teiler_10hz <= 4999999;
      clk_10hz    <= true;
   else
      teiler_10hz <= teiler_10hz - 1;
      clk_10hz    <= false;
   end if;

   if clk_10hz then
                                   -- nachfolgende logic
   end if;
end if;

hab noch ne datei mit angehängt.
die kannst gleich mit ise öffnen.

mfg
johnny