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Forum: FPGA, VHDL & Co. Quartus ll


Autor: alsi (Gast)
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versuche gerade mich mit quartus zu beschäftigen habe ein verilog file
eingegeben die sytax ist ok aber wenn ich den compilieren will bekomme
die diese meldung

weiss jemand abhife

Info:
*******************************************************************
Info: Running Quartus II Analysis & Synthesis
  Info: Version 5.0 Build 148 04/26/2005 SJ Web Edition
  Info: Processing started: Mon Jun 27 21:32:22 2005
Info: Command: quartus_map --read_settings_files=on
--write_settings_files=off count -c count
Info: Found 1 design units, including 1 entities, in source file
count.v
  Info: Found entity 1: counter10
Error: Top-level design entity "count" is undefined
Error: Quartus II Analysis & Synthesis was unsuccessful. 1 error, 0
warnings
  Error: Processing ended: Mon Jun 27 21:32:22 2005
  Error: Elapsed time: 00:00:00

Autor: ejd (Gast)
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Wegen "Error: Top-level design entity "count" is undefined" musst
entweder eine entity mit diesem Namen definieren oder eben im linken
Teil des Fensters eine Entity auswählen, die "count" heisst.

mfG,
                         ejd

Autor: alsi (Gast)
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danke das habe ich alles schon gemacht aber es will nicht, kann es daran
liegen das ich nicht licenziert bin aber das hatt nicht funktioniert
weil Altera unbedingt die Adresse einer Netzwerkkarte will die ich
nicht
habe.
Der downlod stammt von einem Rechner mit einer solchen Karte

Autor: TobiFlex (Gast)
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Kann sein, daß ich mit meinem Tipp jetzt voll daneben liege aber benenne
mal dein File in counter10.v oder deine entity 1 in count um. Ich glaube
beim Toplevel muß Filename und Entityname übereinstimmen.

Autor: alsi (Gast)
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Danke das war es counter10.v


mfg

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