Gast
#2825439
Hallo, ich habe eine ganz einfache Frage zum Gebrauch von Variablen in VHDL. Wenn ich in meinem VHDL-Code Variablen verwende, verbrauche ich dann nach der Synthese mehr Ressourcen, wenn ich (dummerweise) mehr Variablen als notwendig benutze? Beispiel: Ich habe in einem Teil meines Codes einen Zähler mit einer Variablen zaehl1 realisiert. Nehmen wir an, der Zähler sei 32 Bit unsigned. Außerdem sei eine state machine vorhanden. In einem state wird der Zähler zaehl1 bis 2^32 hochgezählt, und dann wird auf den nächsten state gesprungen (zaehl1 macht während des Sprungs einen Überlauf zu 0). Dort ist wiederum ein Zähler als 32 Bit unsigned als Variable definiert, aber eben eine Variable zaehl2. zaehl1 und zaehl2 werden an unterschiedlichen Stellen der state machine verwendet, also niemals wird auf sie gleichzeitig zugegriffen noch werden sie gleichzeitig verändert. Würde ein Synthesetool das erkennen und zaehl2 durch zaehl1 ersetzen und so etwa hier 32 Bit an Ressourcen einsparen? Oder wie sieht es aus, wenn die Lage in einem zweiten Beispiel identisch ist, aber zaehl2 als 16 Bit unsigned definiert ist? Könnte ja auch prima in den 32 Bit breiten zaehl1 passen. Integer/signed mit 16 Bit ebenso in zaehl1 durch das Synthesetool abbildbar? Und zum Schluss: Wie sieht das dann mit Signalen aus? Vielen Dank! VHDL-Beginner