Xilinx Systemgenerator + Spartan 6 + Cordic 4.0 mit 250Mhz

Brauchst Du nicht, der Cordic kann ruhig voll laufen. Du musst nur alle 
8 Takte ein Datum entnehmen. Hochtakten geht mit einem anschliessenden 
Delay, das später in FFs übersetzt wird. In der Synthese dann register 
retiming anwerfen.

Wenn Du ihn doch runtertakten willst: Nimm einen "Rate Conversion Block" 
mit einem 8:1 Ratio, unter Verwerfung der 7 von 8 unbrauchbaren Bits.

Ja würde ihn einfach voll laufen lassen, aber wenn ich ihn mit 250MHz 
laufen lasse, kommt immer Timing Constrain error.

"Rate Conversion Block"   den finde ich garnicht. Ich habe einen Block, 
der heißt Downsample, meinst du das?

"downsample" ist in jedem Fall, das, was Du brauchst. Die Rate 
Conversion dann, wenn Du die Taktdomaine wechselst.

Mit dem downsample wird aber nicht das Problem der nicht erreichbaren 
FPGA-Geschwindigkeit gelöst, wenn ich mich nicht irre.