Verzoegerung in Verilog?

[Owen S. (senmeis)]

Hi,

Folgender Code kommt aus einem Verilog File.

`define DLY #1
begin
  if (RESET_N == 1’b0)
    tx_d_r <= `DLY 32’h1;
else
    tx_d_r <= `DLY {tx_d_r[31], tx_d_r[0:30]};
end;

Kann mir jemand erklären, was ‚DLY’ bewirkt? Eine Verzögerung?

Gruss
Owen

[hiall (Gast)]

intra-assignment delay

[hiall (Gast)]

begin // Equivalent to intra-assignment delay.
hold = y; // Sample and hold y immediately.
#1; // Delay.
x = hold; // Assignment to x. Overall same as x = #1 y.
end

[Ale (Gast)]

Mehr über delays und Verilog kannst du hier lesen:

www.sunburst-design.com/papers

[Owen S. (senmeis)]

Vielen Dank.

Was macht diese Zuweisung:

tx_d_r <= `DLY {tx_d_r[31], tx_d_r[0:30]};

? Bit Rechtsverschiebung?

Owen

[hiall (Gast)]

concatenation d.h. es wird ein vektor erzeugt ebenfalls 32 bit

[31,0,1,..,30]

[Sebastian (Gast)]

In Vhdl gibt es das Keep Statement.