Hi, Folgender Code kommt aus einem Verilog File.
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Kann mir jemand erklären, was ‚DLY’ bewirkt? Eine Verzögerung? Gruss Owen
Gast
#3061299
intra-assignment delay
Gast
#3061302
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Gast
#3062336
Mehr über delays und Verilog kannst du hier lesen: www.sunburst-design.com/papers
Vielen Dank. Was macht diese Zuweisung:
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? Bit Rechtsverschiebung? Owen
Gast
#3062803
concatenation d.h. es wird ein vektor erzeugt ebenfalls 32 bit [31,0,1,..,30]
Gast
#3063697
In Vhdl gibt es das Keep Statement.
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