Zaehler in Verilog

Owen S. OP #3087114
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Hi,

mit folgedem Code moechte man einen Zaehler generieren, der sich mit 
jedem Takt erhoeht. Im Simlulator hat der Ausgang jedoch nur den Wert 
“ZZZZZZZ0”. Ist die Initialisierung falsch?

1
module data_gen(

2
input USR_CLK,

3
output TX_D

4
)

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reg [7:0] tx_d_r;

6
initial tx_d_r <= 8’h0;

7
always @ (posedge USER_CLK)

8
begin

9
tx_d_r <= tx_d_r + 1;

10
end

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assign TX_D = tx_d_r;

12
endmodule


Gruss
Owen
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G.A. Gast #3087157
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dein ausgang TX_D is nur 1 bit!! du kannst auf das assign und den krams 
verzichten und direkt dein tx_d_r als ausgang nehmen! und wie mein 
vorredner schon gesagt hat =>

module data_gen(
input USR_CLK,
output [7:0] tx_d_r,
);

gruß
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