Gast
#3117692
Hallo zusammen, ich verwende einen Softcore in meinem Design. Der Core besitzt zwei Taktdomänen, einen für den Kern (ALU etc.) und einen für die Peripherie (Timer, UART etc.). Ich würde mir jetzt gerne ein Register hinzufügen, über das ich einen Prescaler konfigurieren kann, der aus dem Kerntakt einen Peripherietakt herunterteilt. Wie mache ich das? Der "Clock Enable Generator" aus Taktung FPGA/CPLD passt hier nicht, da der Softcore wirklich eine Taktleitung verwendet. Ich müsste also in jeden Prozess gehen und ihn so umschreiben, dass er das Gate-Signal "CE" akzeptiert. Das wäre wahnsinnig aufwändig! Es gibt doch aber sicher eine elegantere Lösung! Wie kann ich aus einer Taktdomäne einen zweiten, einstellbaren Takt ableiten? BUFGCE vielleicht?! Wie funktioniert das?! Grüße Steffen P.s.: Ich verwende einen Xilinx Spartan 3E und ISE Webpack.