Hi, ich möchte über die SPI Schnittstelle einen kontinuierlichen Bitstream senden. Laut Manual soll bei CSAAT (Chip Select Active after Transfer) bei gleichem CS keine Lücken eingefügt werden wenn DLYBCT(Delay between consecutive transfers) null ist. Mein Oszi zeigt aber ein Delay! Hier der Code. Die Delays sind in den SPI_CSR: //---------------------------------------------------------------------- -------- // Setup SPI // Enable SPI Clock AT91C_BASE_PMC->PMC_PCER = 1 << AT91C_ID_SPI0; // Configure SPI AT91C_BASE_SPI0->SPI_MR = AT91C_SPI_MODFDIS | AT91C_SPI_PS_VARIABLE | AT91C_SPI_MSTR; // Configure SPI CS AT91C_BASE_SPI0->SPI_CSR[ 0 ] = ( 16 << 8 ) | AT91C_SPI_BITS_8 | AT91C_SPI_CSAAT | AT91C_SPI_NCPHA; AT91C_BASE_SPI0->SPI_CSR[ 1 ] = ( 16 << 8 ) | AT91C_SPI_BITS_8 | AT91C_SPI_CSAAT | AT91C_SPI_NCPHA; AT91C_BASE_SPI0->SPI_CSR[ 2 ] = ( 16 << 8 ) | AT91C_SPI_BITS_8 | AT91C_SPI_CSAAT | AT91C_SPI_NCPHA; AT91C_BASE_SPI0->SPI_CSR[ 3 ] = ( 16 << 8 ) | AT91C_SPI_BITS_8 | AT91C_SPI_CSAAT | AT91C_SPI_NCPHA; // Set PA14 to peripheral ( MOSI ) AT91C_BASE_PIOA->PIO_PDR = AT91C_PA14_SPI0_MOSI | AT91C_PA15_SPI0_SPCK | AT91C_PA16_SPI0_NPCS0; // Enable SPI AT91C_BASE_SPI0->SPI_CR = AT91C_SPI_SPIEN; // Configure SPI Interrupt // AT91C_BASE_SPI0->SPI_IER = AT91C_SPI_TXEMPTY; // Configure Interrupt in the NVIC // IRQ_ConfigureIT( AT91C_ID_SPI0, 2, SPI0_IrqHandler ); // Enable Interrupt in the NVIC // IRQ_EnableIT( AT91C_ID_SPI0 ); while( 1 ) if( AT91C_BASE_SPI0->SPI_SR & AT91C_SPI_TXEMPTY ) AT91C_BASE_SPI0->SPI_TDR = 0x00005555; } Der SPI Controller fügt einen PCI Clock pause zwischen zwei Transfers ein. Um sicher zu gehen, daß die Interrupt Latenz nicht verantwortlich ist, habe ich den Polling Test geschrieben und den Takt runter gesetzt (/16). Sind Bugs diesbeüglich bekannt? Hat noch niemand nachgemessen, was da raus kommt? Ein normaler SPI Zugriff wird wohl funktionieren, nur daß dieser etwas länger dauert. Danke und Grüße Thomas Rudloff