Frage zur Takterzeugung

Wenn du den Takt von Oszillator an einem der dedizierten Takteingänge 
des FPGA (die das gesamte Taktnetz erreichen) einspeist, ist das genauso 
gut, wie der Ausgang einer PLL, u.U. sogar besser, weil dann der Jitter 
nur vom Oszillator abhängt. Intern erzeugte bzw. vom externen Takt 
abgeleitete Takte sollte man nur mit den Clock Managern bereitstellen. 
Oder aber mit Clock Enable arbeiten.

Bei 2MHz muss Du entweder ohne PLL arbeiten, weil die meistens mehr 
sehen wollen (Xilinx um die 5MHz, Altera um die 10MHz), oder mit einem 
Takt um die 10-50MHz ins FPGA und dort eine PLL nutzen.

Christian R. schrieb:
> wie der Ausgang einer PLL, u.U. sogar besser, weil dann der Jitter
> nur vom Oszillator abhängt.
... es aber ein Taktrevrveproblem (skwe) geben kann, dass die PLL mit 
SYSTEM_SYNCH Einstellung lösen kann.

Interne PLLs in FPGAs sind heute erheblich besser, als früher, vor allem 
aber sind sie a) von ausreichender Güte für die Applikationen, weil 
sonst täte nichts funktionieren und b) berechenbar und einstellbar 
(s.o.)

Ob es dann weniger jitter ist, als eingespeist, muss man sehen: Einen 
schlechten Takt von Aussen können PLLs auch glätten, wenn man sie träge 
stellt, was bei guten FPGAs geht.

Den Takt von aussen nimmt man nur direkt, wenn er an weitere Daten 
gekoppelt ist und der Bezug durch die PLL verloren ginge wie bei guten 
AD-Wandlern mit eigener PLL.