Synthese Static Timing Analysis Loop

Hallo Freunde des gepflegten HDLs,

zur Zeit arbeitete ich an einen VHDL-Design. Bei diesem steht nun die 
Synthese ins Haus. Soweit funktioniert diese auch fehlerfrei. Allerdings 
bekomme ich bei der statischen Timing Analyse im Leonardo die Warnung 
das eine Schleife entdeckt wurde. Von einer Instanz geht einen Signal 
aus wird aber zahlreiche weitere Instanzen geführt und landet 
schließlich wieder am Eingang der erst genannten Instanz. Damit ensteht 
das Problem einer kombinatorischen Schleife. Weiterhin läuft die postP&R 
Simulation fehlerfrei. Des Weiteren geht das Synthesetool stupide alle 
Pfade durch egal ob diese jemals benutzt werden. Damit steht die Frage 
ins Haus, ob der Pfad jemals in dieser Art und Weiße angesteuert wird. 
Meine Frage lautet trotzdem wie man bei dem Problem vorgehen könnte um 
diese Meldungen weg zu bekommen und gibt es eine andere Lösung als 
Falsepaths zu setzen. Vlt ein tracing im HDL-Code um die Konstrukte zu 
identifizieren die diese Probleme verursachen?

Viele Dank für die Antworten!

Viele Grüße