Gast
#3254556
Habe ein Design auf Virtex6, Spartan6 und Kintex7 erzeugt und folgende
Fakten vorgefunden (jeweils nach Synthese und realer Implementierung):
Komisch ist das Verhältnis von Regs/Slices beim Spartan sowie die
schlechten Ergebnisse beim Virtex. Dort musste ich am meisten
Zusatzregister einbauen, um das Timing zu erreichen. Die Einstellungen
und Strategiefiles waren identisch und es wurden keine slices in BRAMs
verschoben.
Kann sich das jemand erklären?
Synthese
v6 s6 k7
slice registers 123 120 120
look up tables 109 99 99
DSP48E1s 7 7
DSP48As 12
BRAMS 0 0 0
fmax reported 13 MHz 32 MHz 86 MHz
Implementation
v6 s6 k7
slice registers 140 138 137
look up tables 99 112 81
occupied slices 61 29 48
DSP48E1s 7 7
DSP48As 12
BRAMS 0 0 0
Timing 75 MHz not met not met met
Implementation for timing 75 MHz
v6 s6 k7
slice registers 187 161 137
look up tables 127 121 81
occupied slices 85 36 48
DSP48E1s 7 7
DSP48As 12
BRAMS 0 0 0
Timing 75 MHz met met met