VHDL Komponenten

Hallo,

habe folgende Problemstellung:

Wenn ich zwei Komponenten einer entity "UART" in einer übergeordneten 
top-entity "TOP_ENTITY" instanziiere:

-- TOP_ENTITY.vhd --------
entity TOP_ENTITY is

component UART is
generic (
...
);
Port (
...
);
end component;

CONTROL_INTERFACE : UART
generic Map (
...
  )
Port Map(
...
);

MASTER_INTERFACE : UART
generic Map (
...
  )
Port Map(
...
);
---------------------------


Kann ich dann in der testbench der TOP_ENTITY die beiden Instanzen der 
UART entity eigentlich unabhängig voneinander simulieren?

Scheinbar nicht:

--- MASTER_INTERFACE_TB.vhd --------------------------------------
entity MASTER_KEY_INTERFACE_TB is

end MASTER_KEY_INTERFACE_TB;

-- Komponenten Deklaration der zu untersuchenden Instanz der Entity
component MASTER_INTERFACE is
port(
...
);
end component;

-- Hier könnt ich jetzt nur die Verknüpfung: "MASTER_INTERFACE <=> UART 
entity", nicht aber die Verknüpfung "MASTER_INTERFACE <=> 
MASTER_INTERFACE Inztanz (Instanz von UART Komponente)" machen. Das 
zweite möchte ich aber.
 ...
for MASTER_INTERFACE_UT: MASTER_INTERFACE use entity 
work.UART(BEHAVIOR);

Ist das möglich?