Christian R. schrieb:
> Ein Tipp: Gewöhn dir den Schematics-Quatsch gleich gar nicht erst an.
> In VHDL oder auch Verilog geht das alles viel schneller und sinnvoller
> einzugeben.
IMHO ist es schon gut zu wissen wie so ein Pad aussieht und man es
manuell einbauen kann (Instanz aus der unisim).
Kann man machen um alle settings die sonst im ucf (Xilinx) oder acf/tcl
(Altera oder whatever (Actel, Cypress) in ein VHDL-file zu bringen und
dieses architectureabhängig auszutauschen. So hat man auch fixe netz-
und Instanzennamen für IO-timingsconstraints für die 3 IO-Pfade I,O,Z
und muss nicht hoffen das add-IO-Buffer des XST bugfrei funktioniert und
jedes mal nachschauen welchen Namen diesmal dafür generiert wurde.
Abgewöhnen muss man nicht gleich (jedenfalls nicht wie ein IO-Pad
"aussieht) besser mal drüber nachdenken und für den Notfall (aggresives
wegoptimieren) im Kopf behalten. Letzerer Fall tritt bspw. ein, wenn man
das FPGA synthetisiert für ein volles pining ohne das design fertig ist
und man aber unbedingt Pullup benötigt. der buildprozess streikt dann
weil er ein constraint für ein netz hat, das nicht im design ist
(Wegoptimiert da unbenutzt), bei Instanzierten IO-Buffern bleibt das
Signal dagegen (meist).
MfG,