Gast
#3391360
Moin moin. Ich bin mehr oder weniger anfänger bei FPGA, VHDL und arbeite mit SoPC-Builder. Mein System besteht aus NIOS II/e, SDRAM, 2x on-chip-ram, sys-id und einer custom componente. Ich hatte mein System so weit, dass es zumindest schon funktioniert hat, nun wollte ich das ein wenig schneller machen und habe eine PLL eingebunden. Die PLL bekommt als Eingangssignal CLOCK_50 und hat 3 Ausgänge, c0 - 100 MHZ fürs System, c1 - 100 MHZ um 54° verschoben fürs SDRAM und locked - habe ich reset_n weitergeleitet.... Nun. "Hello World" (aus den Templates) funktioniert, solange alle Daten (.bss, .data, rwdata....) auf dem SDRAM lasse, sobald ich im BSP-Editor den Zielspeicher ändere, bekomme ich Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Processor is already paused Reading System ID at address 0x00421058: verified Initializing CPU cache (if present) OK Downloading 00500000 ( 0%) Downloading 005E6F70 (76%) Downloaded 28KB in 0.5s (56.0KB/s) Verifying 00500000 ( 0%) Verify failed between address 0x500000 and 0x5E6F70 Leaving target processor paused Nach neu generieren, kompilieren des Systems, kommt zwar kein Fehler aber ich bekomme auch keine Ausgabe, einfach gar nichts, nur das leere Konsolenfenster, die ganze Zeit... Mache ich irgendwas falsch mit dem Reset? Muss ich bei höheren Frequenzen auch die on-chip-ram clock verschieben? Irgedwie weiß ich da echt nicht weiter. Kann echt Hilfe gebrauchen, sitze da schon länger dran. Danke schon mal im Voraus.