FPGA/CPLD Pin Mapping beliebig möglich?

Ja, man kann nur Pins innerhalb einer Bank miteinander verschalten. Das 
kann man sich quasi so vorstellen, als wenn du je Bank ein komplett 
isoliertes einzelnes FPGA im Chip hättest...

Danke für die schnelle Antwort...

Und selbst im zb VHDL kann man nicht sagen, dass sich PinX aus BankX mit 
PinY aus BankY identisch verhalten soll?
Also wenn zb PinX high ist, soll PinY auch high "gehen" ?

Besten Dank nochmal

...ist das bei CPLDs identisch? Oder gilt das mit den Bänken nur für 
CPLDs?
Mich interessiert brennend, ob man in VHDL nicht einfach per 
Gatter/Buffer beliebige Pins miteinander "verbinden" kann. 2 Signale und 
2 Pins???

LG Andi

Herzlichen Dank für die erfreuliche Info.
Wie ist denn die Abhängigkeit der Durchlaufzeiten der Signale von der 
Anzahl der gerouteten Signale? Nano- bis wenige µs oder eher 
Millisekunden? Bin absoluter Neuling im CPLD und FPGA Bereich. Ich habe 
2 FPGAs auf einem DevBoard hier (Altera Cyclone und Xilinx Spartan 3). 
Mit einem CPLD habe ich schon ein wenig gespielt und nun soll eine 
eigenes DevBoard her.
Danke nochmal für eure Hilfe.

Jede Bank kann eine andere Versorgungsspannung (I/O Spannung) haben. Du 
kannst in deinem VHDL code jeden Pin in jeder Bank ansprechen. Wenn du 
die Pins einer Bank verwendest sind die Timing-mäßig näher zusammen, 
also weniger Zeitlicher unterschied beim Umschalten.

Gibt nen Timingreport wenn du dein VHDL Code übersetzt und 
implementierst.
Wenn du keinen großen Blödsinn baust Laufzeit im FPGA deutlich unter 
1us, eher XXns

Pauschal nein, es gibt immer wieder Pins die aus der Reihe tanzen, Dual 
use pins, local clocking, input only, differntial pairs. Dann ist dass 
interne routing zu BRAMS etc. unterschiedlich gerade memorycontroller 
sind anspruchsvoll.

Am besten pining vor pcb anlegen und DRC drüber laufen lassen. Da gibt 
es inzwischen recht bunte clicky clacky programme z.b. xilinx pace.

MfG

Christian R. schrieb:
> Quatsch, man kann natürlich alle Pins mit allen verbinden

Nein, alles mit alles geht nicht; insbesonders kann man keine zwei Input 
pins miteinander verknüpern um wired OR oder dergleichen zu machen, da 
klopft schnell das synthesetool mit "multiple sources" auf die Finger.

Die "Switching Matrix für einen FPGA wie du sie beschreibst sollte im 
Prinzip gehen, wobei  es aber schon vorkommen kann das zwischen den 
leitungen eines Busses durch das PLD-Routing ein zeitversatz von einigen 
Nanosecs entsteht oder aud einem voreilenden bitclk ein nacheilendes 
wird :-(

MfG,