generische Beschreibung eines multipliers mit preadder

Otto N. (gelenkeharald) 03.12.2013 19:22 #3430392

Lesenswert?

•

Hallo,

mein Ziel ist es ein generisches Modul zu schreiben, welches einen 
multiplier mit einem preadder in eine Struktur abbildet mit so wenig wie 
möglich dsp slices (konkret im xilinx spartan6)

dsp slices haben neben den multipliziereingängen noch pre- und post-add 
eingänge und diverse andere

Leider spuckt mir die Synthese mit dem vorliegenden vhdl code eine 
struktur mit 2 dsp slices aus. im ersten dsp slice wird addiert und im 
zweiten multipliziert. hat jemand eine idee wie ich der synthese 
klarmachen kann, dass sie auch den preadd eingang benutzten soll, ohne 
das ich den dsp slice direkt instantiieren muss?

für jeden tipp bin ich sehr dankbar

entity dsp is
   generic(
      WIDTH_G : integer := 17
   Port(clk_i    : in  std_logic;
        a_i      : in  unsigned(WIDTH_G - 1 downto 0);
        b_i      : in  unsigned(WIDTH_G - 1 downto 0);
        d_i      : in  unsigned(WIDTH_G - 1 downto 0);
        result_o : out unsigned(2 * WIDTH_G - 1 downto 0)
   attribute USE_DSP48 : string;
   attribute USE_DSP48 of dsp : entity is "YES";
end dsp;
architecture syn of dsp is
   signal a_q, b_q, d_q : unsigned(WIDTH_G - 1 downto 0)     := (others => '0');
   signal result        : unsigned(2 * WIDTH_G - 1 downto 0) := (others => '0');
   process(clk_i)
   begin
      if rising_edge(clk_i) then
         a_q    <= a_i;
         b_q    <= b_i;
         d_q    <= d_i;
         result <= a_q * (b_q + d_q)
      end if;
   end process;
   result_o <= result;
end syn;

Beitrag melden Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Markierten Text zitieren Antwort Antwort mit Zitat

daniel__m Gast 03.12.2013 23:14 #3430747

Lesenswert?

•

▲
▼

hi,

sieht eigentlich und grundsätzlich gut aus: Bit-Breiten passen.

Was sagt den der Synthese-Report, darin gibt es oft "ADVICEs", wie z.b. 
(Zwischen-)Register für den Pre-Adder nutzen.


Mal das Template zum DSP angeschaut (aus dem User Guide):
ISE → Edit → Language Templates → VHDL || Verilog → Device
Primitive Instantiation → FPGA → Spartan-6 → Arithmetic
Functions → Multi-Functional, Cascadable, 48-bit Output,
Arithmetic Block (DSP48A1)

oder mal im XST-Guide unter Coding-Guideline für DSP schauen.

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat

generische Beschreibung eines multipliers mit preadder

Antwort schreiben