RS-Flipflog mit NAND in VHDL

Falk Brunner schrieb:
> @ Andi (Gast)
>
>>Hallo, ich bin gerade dabei zum Einstieg in VHDL ein RS-Flipflop mit
>>NAND-Gatter mit Modelsim zu simulieren.
>
> Kann man machen, wenn gleich sowas in der Praxis sehr selten verwendet
> wird. Die meisten FlipFlops in FPGAs sind D-FlipFLops, ein RS wird dann
> annähern damit emuliert.


FPGA's kennen sehr wohl FF von Typ RS, bspw. Xilinx Spartan-3A FDRSE
Sollte sogar der Grundtyp sein.

Wahrscheinlich liegt hier eine Verwechslung vor, Xilinx bezeichnet als 
RS-FF FF mit synchronen RESET und SET, während der Poster hier wohl 
asynchrones SET und RESET meint.



Auch dafür gibt es passende FF im FPGA; bei xilinx heisst des FDCP (D-FF 
mit assynchronen Clear und Preset).




Für beide FF Varianten gibt es passende Transistorschaltungen auf dem 
FPGA (wahrscheinlich nur eine die entsprechend konfiguriert wird).

Früher sagte man wohl zu den hier beschriebenen (Xilinx) RS-FF wohl 
JK-FF.
und genau genohmen meint der Poster hier zustandsgesteuerte RS-FF, im 
Unterschied zu flankengesteuerten RS-FF.


alle FF typen kann man in VHDL synthesegerecht beschreiben, sollte ein 
process statement sein. Ein zustandgesteuertes RS-FF wie der Poster hier 
wohl haben möchte, findet sich bei Xilinx als Latch mit asynchronen 
Clear und preset (LDCPE).
Diese Ausführungen in die Zoologie von Digitaltechnik-Grundschaltung mag
jetzt öde und schulmeisterlich klingen, aber ohne ein Grundverständniss 
von digitaler schaltung kann man per VHDL nur murks verzapfen. Nimm dir 
die zeit und les mal die beschreibung der Grundelemente bspw. f. Xilinx 
durch: spartan_3a_ndl.pdf ->
 http://www.xilinx.com/itp/xilinx10/books/docs/spartan3a_hdl/spartan3a_hdl.pdf

Was gelinde gesagt "ungewöhnlich" ist, ware ein asynchrones FF - 
Verhalten als rückgekoppelten NAND-Gattern zu beschreiben
und zu erwarten das da ein entsprechendes FF implementiert wird.

IMHO sollte man FF aus Gattern da lassen wo sie sind: auf dem Friedhof 
der Digitaltechnik. Selbst als Lehrbeispiel richten sie m.E. mehr 
Schaden an als das sie in der Lehre nutzen.

MfG,

>>IMHO sollte man FF aus Gattern da lassen wo sie sind: auf dem Friedhof
>>der Digitaltechnik. Selbst als Lehrbeispiel richten sie m.E. mehr
>>Schaden an als das sie in der Lehre nutzen.
>
> So hart würde ich das nicht formulieren. Wo liegt das Problem? In der
> Grundlagenausbildung schaut man sich doch das Innenleben der
> Grundschaltung schon mal genau an, auch beim RS-FlipFlop.

Ich bezweifele das Latches aus rückgekoppelten NAND-Gattern aufgebaut 
sind.
Meines Erachtens ist das (heutzutage) ein reines Erklärungs- resp. 
Herleitungsmodell eben Ersatzschaltbild, aber kein Bild der realen 
Schaltung. Ist zwar schon ne Weile her das ich mir die Transitorebene 
von FF angeschaut habe, aber da war nix mit rückgekoppelten 
CMOS-NAND-Gattern, da waren Transfergates "verbaut". Auch beim 
ASIC-entwurf
bastelt sich keiner seine Latches aus NAND's zusammen, der nimmt das 
Latch layout-makro aus der Bibliothek. Es ist eben ein Erklärungsmodell 
aber keine "Bauanleitung.

Ich seh das wie beim Ersatzschaltbild einer Batterie. Da wird zur 
Erklärung von Spannungseinbrüchen ein Innenwiderstand gezeichnet, der 
aber nicht "eingebaut" ist. Zumindet ist mir beim Zersägen nie einer in 
die Hand gefallen ;-)

MfG,

Falk Brunner schrieb:
>>Unterschied zu flankengesteuerten RS-FF.
>
> Das würde ich eher als ein D-FlipFlop mit Logik ansehen. Ein
> flankengesteuertes RS-FlipFlop ist mir in der Literatur und Ausbildung
> nie untergekommen.

Bei xilinx heist es, wenns synchron ist Reset und Set also RS und wenns 
asynchron ist Clear/preset also CP. Alles was (takt-)flankengesetert ist 
heisst FF, ist es (takt-)zustandgeseteuert heisst es latch.

m.e ist das was in der WP als taktzustandsgesetuertes FF bezeichnet wird 
kein FF sondern ein Latch. 
(http://de.wikipedia.org/wiki/Flipflop#RS-Flipflop), wie die WP an 
anderer Stelle auch eingesteht: 
(http://de.wikipedia.org/wiki/Flipflop#Taktzustands-_und_taktflankengesteuerte_Flipflops)