Gast
#3475519
Warum wird in Verilog der Reset häufig im IF-Zweig behandelt und nicht im Else-Zweig?
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Verilog Reset im If-Zweig
Gast
#3475519
Warum wird in Verilog der Reset häufig im IF-Zweig behandelt und nicht im Else-Zweig?
Gast
#3475520
weil es einfacher zu lesen ist Weil Flipflops meist so aufgebaut sind, dass der Reset Vorrang vor dem Takt hat. Da macht es Sinn, die Hardwarebeschreibung mit der selben Priorität zu versehen... Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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