Vivado-Post-Synthesis Simulation liefert falsche Werte

Hallo,

Vergiss das mit der PostXY-Simulation mal. In der Regel brauchst Du die 
nicht. Wichtig ist erstmal, dass:
1. Die Logik-Simulation funktioniert (tut sie ja)
2. Du alle IOs und Clocks richtig constraint hast
3. Das Synthese-Tool keine Fehler auswirft

Ich vermute jetzt Dein Problem eher bei 2.

Die IOs sind alle richtig constraint, da die LEDS funktionieren. Habe 
sie auch mit den SWS ein/aus geschaltet. Soweit klappt das ganz gut.

Die Clocks dürfte auch richtig gehen. Habe mal ein Bild von der 
Einstellung angehängt.

Lothar Miller schrieb:
> Ja, ist klar.
> In ein synthetisierbares VHDL-Modul gehört keine Takterzeugung mit "wait
> for 500 ns;" Wie soll denn das in Hardware umgesetzt werden können?

Ups, den code hab ich mir gar nicht wirklich angeschaut :)
Was macht denn ISE überhaupt damit? Gibts da keine Meldung?

Die CLK erzeugung ist ja nur für die Simulation. Wenn ich den Code auf 
den FPGA bringe, wird natürlich ein richtiger Clock von der IO PLL 
angelegt.

Bei vivado hat man einen eigenen IO PLL. Diesen Clock kann man dann über 
devider verändern. Oben haben ich ein Bild gepostet, in dem man dies 
erkennen kann.

Das mit der extra testbench, wie auf deiner Homepage, werde ich 
implementieren.

Anbei der aufbau der Schaltung. Hier ist jetzt der extra clock dran und 
es wird nichts mehr simuliert(aus dem Code entfernt). Aber die 
Post-Synthesis toogelt einfach den Ausgang nicht.

Es sind 2 Oscillatoren drauf.
Die PS section hat einen mit 33.3333 Mhz
Die PL section hat einen mit 100 Mhz

habe eben auch mal den Counter auf den LEDS ausgang geschaltet ist aber 
konstant auf 0 geblieben. Liegt also vermutlich am Takt.

deiner statemachine fehlt die initialisierung, das mindeste ist

signal state_LED : state_LEDS := CNT1;

der state CNT2 ist zwar definiert, wird aber nie benutzt.

MfG,

U.U. hast du einen port und ein signal gleichen namens, nämlich clk.

für eine simulation "erzeugt" man keinen Takt in dem Modul, sondern 
ausserhalb der top-level entity.

MfG.

Leider habe ich gerade kein Osci da :(
Werde mir eins nächste woche ausleihen.

Die Osci auflistung steht hier
http://www.zedboard.org/sites/default/files/ZedBoard_HW_UG_v1_3.pdf
Seite 3

Empa schrieb:
> Anbei der aufbau der Schaltung. Hier ist jetzt der extra clock dran und
> es wird nichts mehr simuliert(aus dem Code entfernt). Aber die
> Post-Synthesis toogelt einfach den Ausgang nicht.

Der port FCKL_RESET0_N ist ein unbeschalteter Eingang??

ja ich benutzte derzeit den Reset nicht.

Empa schrieb:
> ja ich benutzte derzeit den Reset nicht.

Solltest du vielleicht. Der Reset ist laut Bezeichnung "active low", 
d.h. das Modul ist immer im Reset.

Prinzipiell kann ich diese ja nur abfragen und nicht ändern.
Wird das regestriert wenn ich den abhole?

Empa schrieb:
> ich muss mich bezüglich meiner Diplomarbeit in VHDL einarbeiten. Leider
> hatten wir nie etwas in der Richtung gehabt, also musste ich es mir
> selber beibringen.
Das finde ich aber reichlich seltsam. Die meisten Studenten lernen doch 
Digitaltechnik und werden im Zuge dessen auch mit den einschlägigen 
Beschreibungssprachen bekannt gemacht. Bei mir ist das schon 20 Jahre 
her und heute ist das definitiv nicht anders.

Da VHDL Stand der Technik ist, hätte ich die Erwartungshaltung, dass 
jeder Studi, der sich mit Digittechnik befasst, genau das lernt und 
diejenigen, die das nicht haben, nicht ausgerechnet eine DA anfertigen, 
bei der das abverlangt wird.

Wie kommt's, dass Du nun auf eine solche DA gestossen bist / wurdest?

Nunja wir hatten ja Digitaltechnik sowie Computerarchitektur. Beides 
habe ich mit einer 1.3 abgeschlossen, habe also aufgepasst. Problem war 
jedoch, das unser Prof. von DIgitaltechnik das im 6 semester in 
Computerarchitektur drannehmen wollte. Jedoch hat er die FH gewechselt 
und der neue Prof. war nur aushilfe mäßig da und hat natürlich was 
anderes drangenommen... Desswegen setzte ich mich derzeit erneut in die 
Vorlseungen bei wieder einen neuen Prof. rein...
So war das bei uns auch bei anderen Fächern. Extrem frustrierend...

Bei uns hatte damals zwar nicht andauernd der Prof. gewechselt (der 
Dozent war sowieso nur ein Herr Doktor und der Übungsleiter nur 
Dipl-Ing. ;-) ) aber wirklich viel VHDL kam auch nicht dran - wenn man 
wollte(!) dann waren es zwei Vorlesungen sonst wars nur eine wo aber zu 
75% Konzepte und Architektur im Vordergrund standen...
da musste man schon direkt ein Projekt in der passenden Arbeitsgruppe 
mitmachen um mehr Praxis zu erhalten.

Also so ungewöhnlich ist das nicht.