VHDL cant compile *.vhdl files

hallo
ich lerne im moment basics für vhdl.
ich habe einen simplen full adder, welchen ich simulieren möchte durch 
model sim.

leider kriege ich immer die meldung  "An abstract literal and an 
identifier must have a separator between them."

ich habe den projektordner inkl. dem terminal screenshot in den anhang 
gehängt, ich hoffe jemand findet mein problem.

besten dank
grüsse