Hallo zusammen, ich bin absoluter Neuling in Sachen VHDL und versuche mich langsam in die Sache einzuarbeiten. Dabei habe ich folgendes Problem: Bei einer Strukturbeschreibung (s. schaltung.png) bekomme ich keine Testbench eingebunden. Der Code (s. code.png) ist soweit in Ordnung, zumindestens bekomme ich keine Fehler im Programm (Xilinx Project Navigator 14.7) angezeigt. Sobald ich eine Testbench einbinden will funktioniert das nicht richtig (s. tb_fail.png). Bei einem Beispiel, dass ich vorher ausprobiert habe (keine Strukturbeschreibung, simples AND-Gatter), hat es einwandfrei funktioniert (s. tb_norm.png). Dabei gehe ich wie folgt vor: Rechtsklick auf das Projekt -> Select Source Type -> VHDL Test Bench -> File Name "and_gatter_tb" -> Add to Project -> Next -> Associate Source (Auswahl des Topmoduls "and_gatter") -> Next -> Finish Nachdem ich das getan habe, kann ich auch meine Eingangsignale zum Test angeben und simulieren. Bei dem Beispiel mit der Strukturbeschreibung geht das leider nicht. Ein Hinweis noch: bei den Beispielen handelt es sich um akademische Beispiele aus meinem Vorlesungsskript. Ein Controllertyp oder Hardwareboard gibt es (noch) nicht. Ich simuliere immer alles direkt auf dem PC und schaue mir die Signalverlaeufe an. Ich hoffe ihr koennt mir helfen. Vielen Dank schonmal im Voraus! Gruss Alphonso
Angehängte Dateien:
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tb_norm.png
(5,1 KB)
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code.png
(9,5 KB)
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tb_fail.png
(7,1 KB)
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schaltung.png
(1,7 KB)
