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#3735794
Hallo, eine Frage zum Thema constraints bei Xilinx. Ich habe ein VHDL-Design, welches vom Timing her ziemlich auf Kante genäht ist. Das Design umfasst mehrere Hierarchieebenen. Mit der Synthese-/Mapoption keep_hierarchy=false wird das gewünschte Timing (meist) eingehalten, bei true of nicht. Nun enthält das Design Xilinx-FIFOs, welche bei Taktübergängen setup/hold-Verletzungen anzeigen, die ignoriert werden können (siehe auch Beitrag "Constraint Problem am BlockRAM FIFO Xilinx" bzw. im pg057). Da ich am Timingreport sehen möchte, ob eine "echte" constraint-Verletzung stattgefunden hat bzw. den Tools (PAR) mitteilen möchte, dass sie die FIFO-Timings ignorieren können, habe ich es mit dem TIG constraint aus o.g. Thread bzw. aus pg057 (in etwa das gleiche für konkrete Signale) im ucf versucht. Damit funktioniert es wie gewünscht, dass die FIFO-Taktübergänge ignoriert werden. Mein Problem ist nun, dass ich dafür die Synthese-/Mapoption keep_hierarchy=true setzen muss, da sonst die interne Hierarchie und damit der Pfad zu den constrainten Taktsignalen beim PAR , wo die ucf ins Spiel kommt, nicht mehr bekannt ist (zumindest mir nicht, ich schreibe den Hierarchiepfad ins ucf). Wie schon gesagt, klappt dann aber das Timing oft nicht. Gibt es eine Möglichkeit, diese in der Hierarchie vergrabenen Signale trotzdem zu constrainen, wenn die Hierarchie durch die Synthese plattgemacht wird? Evtl. schon in einer xcf, die von der Synthese verarbeitet wird und dann bis zum PAR (automatisch?) "weitergereicht" wird? Oder mit irgendeiner Option doch in der ucf? Danke für Vorschläge. Markus