Routing von Bank2 nach Bank0

Hallo Leute,

was muss generell eingestellt werden, damit ich von Bank2 input-pins 
nach Bank0 output-pins routen kann. Verwende den 100MHZ-Quarz auf dem 
u.a. Board

Im Moment klappt es bei mir nicht. Zwischen Bank2 und Bank3 funktioniert 
es problemlos. Habe alle I/O-Pins ausprobiert.
Nutze überall LVCMOS33

Meine Hardware:
Xilinx FPGA Spartan-6 XC6SLX45-2CSG484I
auf Trenz-electronic TE0630-00I und TE0630-003
ISE Webpack 14.7

 clkin1_buf : IBUFG
  port map
   (O => clkin1,
    I => sys_clk_pin);

 pll_base_inst : PLL_BASE
  generic map
   (BANDWIDTH            => "OPTIMIZED",
    CLK_FEEDBACK         => "CLKFBOUT",
    COMPENSATION         => "SYSTEM_SYNCHRONOUS",
    DIVCLK_DIVIDE        => 2,    --400MHz
    CLKFBOUT_MULT        => 8,
    CLKFBOUT_PHASE       => 0.000,
    CLKOUT0_DIVIDE       => 4,    --100
    CLKOUT0_PHASE        => 0.000,
    CLKOUT0_DUTY_CYCLE   => 0.500,
    CLKOUT1_DIVIDE       => 100,   --4
    CLKOUT1_PHASE        => 0.000,
    CLKOUT1_DUTY_CYCLE   => 0.500,
    CLKOUT2_DIVIDE       => 50,     --8
    CLKOUT2_PHASE        => 0.000,
    CLKOUT2_DUTY_CYCLE   => 0.500,
    CLKOUT3_DIVIDE       => 2,     --200
    CLKOUT3_PHASE        => 0.000,
    CLKOUT3_DUTY_CYCLE   => 0.500,
   CLKOUT4_DIVIDE       => 1,     --400
    CLKOUT4_PHASE        => 0.000,
    CLKOUT4_DUTY_CYCLE   => 0.500,
    CLKOUT5_DIVIDE       => 2,     --200, um 180° Phasenverschoben
    CLKOUT5_PHASE        => 180.000,
    CLKOUT5_DUTY_CYCLE   => 0.500,

    CLKIN_PERIOD         => 10.0,
    REF_JITTER           => 0.010)

  clkout0_buf : BUFG --auch für alle anderen
  port map
   (O   => CLK_100,
    I   => clkout0);