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Forum: FPGA, VHDL & Co. Clock StartixII


Autor: Dominik Alpers (Gast)
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Hallo zusammen
ich habe folgendes Problem. Ich muss ein getacktetes Signal 0,25MHZ an
einen Ausgang bekommen. Nach der Simulation müste es eigentlich
funktionieren, aber hier wähle ich meine clk Taktung auch selber.
Als Eingangs clk habe ich vermutlich 50MHZ (unter Assignment; Timing
settings, fmax), den Eingang habe ich auf Pin_AF15 gesetzt und dann mit
dem ALTPLL auf die 0,25 MHZ runter gesetzt.
Leider versteht mein Empfänger diese Signal nicht ( DMX Empfänger).
Habe ich etwas Grundsetzlich falsch gemacht, oder kann man irgendwo dir
genaue Frequenz herausfinden, die beim Programmieren vom FPGA benutzt
werden??

Autor: John-Eric (Gast)
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schau doch mal auf die platine was für einen quarz du drauf hast,
meistens ist es so ein silbriger reckiges etwas.
ansonnsten kannste mal in deine board beschreibung schauen.
kannst du den ausgang mal oszilographieren?
grundsätzlich wäre es auch gut den code mal zu posten wegen verständnis
und kontrolle durch andere.
mfg

Autor: Kest (Gast)
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Du schreibst ja schon "vermutlich" :-/ Erst kontrollieren, damit Du
das mit Gewisheit sagen kannst.
Und noch was: kann man wirklich mit der PLL von 50 Mhz auf 0,25 MHz
runtertakten? Da bin ich etwas überrascht, aber wer weis, man lernt nie
aus ;-)

Kest

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