Verständnisproblem von "If-Else" in Verilog

Sarah Gast #3787114 
Hallo,
ich hab gerade ein Verständnisproblem der "If-Else" Struktur, besonders 
"Begin-End" ist mir da nicht ganz klar.
Ich hab ein Verilogmodul von einer Partnerfirma bekommen und will es an 
meine Zwecke etwas anpassen. Bisher läuft das Modul wunderbar in meinem 
VHDL Projekt.

Bisher sieht es in etwa so aus (bitte versteht, daß ich den eigentlichen 
Code nicht veröffentlichen darf):

if (reset) begin
   signal1 <= wert1
   end
else
   if (was anderes) begin
     if (was gnz anderes)
        wert2 <= wert2 +1;
    else
        wert2 <= wert2;
       if (xyz) begin
        .
        .
        .

und so weiter.
Was mich da verwirrt und wo ich bisher keine befriedigende Antwort 
gefunden habe, mal gibt es ein "Begin-End" und mal nicht.
Wie sehen da die Regeln betreffend "Begin-End" aus?
:-) Sarah
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eingast Gast #3787133 
begin - end ist das gleiche wie die geschweiften Klammern in C. Wenn nur 
ein Statement unter dem if steht kannst du sie weglassen, musst aber 
nicht.
Das abermalige if-statement ist nur ein Ausdruck, daher brauchst du da 
keine.

Der Code oben sieht recht wild aus.

Tu dir selbst den Gefallen und verwende immer begin-end, auch wenn du 
das nicht bräuchtest. Beugt Fehlern in nachträglich erweitertem Code vor 
und macht das ganze klarer zu lesen.
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Sarah Gast #3787169 
Danke, ich werde das mal probieren.
Der Code ist tatsächlich etwas wild und wohl auch mit der Zeit 
gewachsen. Mal schauen, wo ich da eingreifen kann.

:-) Sarah
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Trundle Trollkönig Gast #3787258 
wenn du kein begin - end verwendest wird nur die erste Zeile nach dem if 
oder else oder else if an die Bedingung "geknüpft"!! ich empfehle 
ebenfalls den obigen tipp immer begin end zu verwenden
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