dcm bei xilinx. locked

Hallo!

Ich habe bei einem cyclon2 einmal gezeigt bekommen wie die pll 
funktioniert. Dabei wurde geraten, das locked signal sozusagen als 
asynchronen reset für das Ganze design zu benutzen.
Da ich als passiver Leser hier mitbekommen habe, dass i.d.R von einem 
asynchronen reset design abgeraten wird (nicht zuletzt aus Gründen des 
höheren Logik Bedarfes und damit der Geschwindigkeit), war ich 
überrascht. Mein Kumpel hat aber vehement vertreten, dass die asynchrone 
Schreibweise das Mittel der Wahl ist. Jedenfalls bei Altera.
Das habe ich heute nach etwas googeln auch so gelesen, aber da ich 
selber nicht viel mehr als Anfängerstatus auf der Fahne habe, kann ich 
mir gut denken, dass ich etwas einfach nicht begriffen habe.... Ich 
frage euch also deswegen.

Mit ise habe ich ein dcm Projekt zum rumprobieren erstellt.

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library IEEE;

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use IEEE.STD_LOGIC_1164.ALL;

3

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-- Uncomment the following library declaration if using

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-- arithmetic functions with Signed or Unsigned values

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--use IEEE.NUMERIC_STD.ALL;

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8

-- Uncomment the following library declaration if instantiating

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-- any Xilinx primitives in this code.

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--library UNISIM;

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--use UNISIM.VComponents.all;

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entity dcmtst is

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    Port ( isl_clk50 : in  STD_LOGIC;

15

           osl_led : out  STD_LOGIC);

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end dcmtst;

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18

architecture Behavioral of dcmtst is

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  COMPONENT dcm90 IS

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   port ( CLKIN_IN        : in    std_logic; 

21

          CLKFX_OUT       : out   std_logic; 

22

          CLKIN_IBUFG_OUT : out   std_logic; 

23

          LOCKED_OUT      : out   std_logic);

24

  END COMPONENT;

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  signal sl_clk : STD_LOGIC;

27

  signal sl_locked : STD_LOGIC;

28

  signal sl_led : STD_LOGIC := '0';

29

begin

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MAP_DCM : dcm90 PORT MAP( CLKIN_IN=>isl_clk50 , CLKFX_OUT=>sl_clk , CLKIN_IBUFG_OUT=>OPEN, LOCKED_OUT=>sl_locked );

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osl_led <= sl_led;

34

process (sl_clk, sl_locked) begin

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  --mit locked-Abfrage ist max Frequency 260 MHz,

37

  --ohne locked -Abfrage ist max Frequency 328 MHz

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  --da frage ich mich, ob und wie ich locked bei xilinx benutze

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  --if( sl_locked /= '1' ) then

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  --reset halten o.ä

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  --else

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    if( rising_edge(sl_clk) ) then

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      sl_led <= not sl_led;

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    end if;

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  --end if;

47

end process;

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end Behavioral;

3 Fragen:
1) Verstehe ich es richtig, dass der asynchrone reset mit reset fast 70 
MHz kostet bei diesen zugegeben praxisfernen Beispiel? Im RTL wird auch 
ein anderes FF benutzt. Nämlich ohne locked ein fdr FF und mit ein fde 
FF.

2) Wie gehe ich denn nun real mit einer dcm um...loocked abfragen? Oder 
nicht? Wenn abfragen wie und wo?

3) Wenn es wirklich so ist, dass bei Altera eine Schreibweise wie im 
Reichert also asynchrone Reset Signale BESSER ist und bei Xilinx 
SCHLECHTER ist... ist es dann überhaupt einigermaßen sinnvoll möglich 
die Familien zu wechseln. Code transferieren ist ja schon mal schlecht 
und Gewohnheiten (beinahe) noch schlechter