Hallo, ich bin gerade dabei eine Halbbrücke mit IRF530-Transistoren und dem IR2104-Treiber zu dimensionieren. Jetzt hab ich ein kleines Verständnisproblem beim dimensionieren des Gatewiderstandes. Ich bin bislang nach folgendem Dokument vorgegangen: http://www.irf.com/technical-info/designtp/dt04-4.pdf Auf Seite 4 ist die Berechnung des Gatewiderstandes Rg(off) unter Vorgabe des Spannungsanstieges zu finden.
Was ich jetzt nicht verstehe ist wiso der Gatewiderstand kleiner als der Ausdruck auf der rechten Seite sein muss. Mit sinkendem Rgoff wird doch der Wert von dV/dt größer. Eigentlich möchte ich ja unter einem bestimmten Wert bleiben, da z.B der NMOS maximal 5.5V/ns verträgt.