InOut Port Problem

Tristate heißt dabei: 0, 1, Z
D.h. wenn Du lesen willst, muss der Port hochohmig geschlatet werden, 
ansonsten gibt's einen Kurzschluss.

OK, bei einem 8-Port wäre das dann:

ADC_PARALLEL_IN_OUT<="ZZZZZZZZ"

Jetzt möchte ich das Ganze mit einer Testbench ausprobieren. Schreibe 
ich in die testbench

ADC_PARALLEL_IN_OUT<="11110000" bekomme ich in der Simulation nur Us, 
also Undefined. wie kann ich nun ausprobieren, ob das Ganze funktionier.

1

stim_proc2: process

2

   begin    

3

    wait until ADC_CSTART ='0';

4

    wait for 10 ns;

5

    wait until ADC_CSTART ='1';

6

    ADC_INT_EOC<= '0';

7

    wait for 500ns;

8

    ADC_INT_EOC<= '1';

9

    wait for 40 ns;

10

    ADC_PARALLEL_IN_OUT <= "11110000";

11

   end process;

So scheint es schonmal nicht zu gehen.

Alex

Ok, dann nochmal die Beschreibung als Anhang.

Falls euch noch andere Fehler auffallen, bitte auch melden ;)

Alex

Habe deinen Code nur kurz überflogen, aber so wie ich es sehe, hast du 
in deiner Testbench keinen Wert für ADC_PARALLEL_IN_OUT zugewiesen. 
Daher ist er seitens der Testbench "UUUUUUUU".
Und U ist "stärker" als "Z". Also erscheint in deiner Simulation 
"UUUUUUUUU"

Hab es aber nur ganz kurz überflogen. Kann sein, dass ich da auch was 
anderes übersehen habe

Sry mein Fehler, das war die falsche TB.

So jetzt aber.

Alex

also den counter_sample dann lieber in Prozess 2 hochzählen, wenn der 
current_s = "sample" oder wo soll ich das dann zählen?

Lothar Miller schrieb:
> Das kommt hier wieder mal von der Zwei-Prozess-Schreibweise.

Die 2-Prozess-Schreibweise ist aber nur dann gefährlich, wenn man sich 
nicht strikt an ein paar Regel hält.
Falls man eine handvoll Regeln beachtet, ist die 2-Prozess-Schreibweise 
meines Erachtens eine hervorragende Methode. Nicht nur für FSM, sondern 
für jedes Design, das mindestens ein Register enthält.
Ich benutze jedenfalls seit Jahren für ALLE meine Designs diese Methode 
und habe mir da ein paar coding-rules zurechtgelegt.
Werden diese beachtet, ist das Entstehen von Latches, kombiatorischen 
Schleifen etc schon prinzipbedingt ausgeschlossen.

So das ganze jetzt nochmal überarbeitet. Jetzt bin ich wieder beim 
ursprünglichen Problem angekommen.

Sobald das EOC bit Wieder gesetzt ist, soll von der Testbench der InOut 
Port getrieben werden. Leider Sehe ich in der Simulation weiterhin nur 
die Zs, also, dass der IO-Port hochohmig ist. Ist das nur eine 
Anzeigesache, oder muss ich innerhalb der FSM nochmal was ändern, damit 
ich dann die Werte einlesen kann?

Alex

Du musst in der TB entsprechend dem Signal ADC_RD entscheiden ob du 
ADC_PARALLEL_IN_OUT auf 'Z' oder einen anderen Wert setzt. Das macht der 
ADC ja auch.

OK, jetzt funktioniert es, vielen Dank. Jetzt hab ich nur noch ein 
letztes Problem. Ich habe noch ein 8-Bit Latch, das durch den Buffer für 
die Daten vom ADC verursacht wird. Ich habe in jedem Case der FSM dem 
Buffer den Buffer Wert zugewiesen, ist ja eine Loop.

Alex schrieb:
> Ich habe in jedem Case der FSM dem
> Buffer den Buffer Wert zugewiesen, ist ja eine Loop.

Ja, du hast in fast jedem Case den Buffer auf sich selbst zugewiesen. 
Ganz ohne Takt und das ist nun mal ein Latch.

> ist ja eine Loop.

Na ja, nicht wirklich. Du denkst zu sehr in Software. VHDL ist aber eine 
Hardware-Beschreibungssprache.