Hallo. Ich besitze ein DE1-SOC FPGA Board, und will damit ein analoges CCD-Kamera auslesen und das Bild auf dem VGA Display zeigen. DE1-SoC hat ADV7180 video decoder, und damit will ich die CCD Kamera auslesen. Ich habe so was noch nie gemacht, und bin ein wenig verwirrt was die Clock an verschiedenen Komponenten angeht. Der decoder selbst liefert die Daten mit 27MHz. Diesen Takt will ich auch in den FPGA Benutzen. Zuerst gehen die Daten in 4-Byte Buffer, dort werden stop/start Signale erkannt und auch dort geschieht die Konvertierung zwischen YCrCb =>RGB Die RGB Daten werden im 2 Kbyte Buffer abgespeichert. Diese 2Kbyte kommen dadurch zustande, dass der SDRAM alle 85ms 8K Takten für "refreshing" braucht. Der SDRAM selbst wird mit 166 MHz getaktet. D.h. Der 2K Buffer wird mit 27Mhz gefüllt, und mit 166 MHz geleert. Je nach dem ob Read/Write Prozess abläuft will ich zwischen den Takten für den Buffer umschalten (27 oder 166 Mhz), so sollte keine Clock-Konflikte entstehen. Sobald das Bild vollständig im SDRAM gespeichert ist, gehen die Daten in den "Double Buffer" für VGA. Dieser besteht aus (2x) 3x752 Byte. jeweils für eine Zeile. Anbei noch das Blockdiagramm. Ich will einfach den Rat holen, ob ich alles richtig geplant habe, nicht dass ich am Ende irgendwelche Jitter und Asynchonyzation Probleme kriege. Vielen dank für Feedback:) PS Darf ich ganz einfach in VHDL zwischen den Takten umschalten, (zB . mit with/select ), oder gibt es dafür ein spezielles Modul in Qsys?
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