Timing Analyse kombinatorisches design

Dexter Gast #3964579 
Hallo, ich hab da mal eine Frage bezüglich der Timings Analyse bei einem 
rein kombinatorischen design. Normal müsste ich ja eine Timings 
constraint erstellen und dann eine genaue timing Analyse machen. Bei dem 
kombinatorischen Design habe ich ja kein Takt und das einzige was mir 
der Place&route Report anzeigt ist der Pad-to-pad Delay. Ich hätte jetzt 
aber gerne den kritischen Pfad meines Designs, kennt einer eine Lösung?
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Dexter Gast #3969542 
ich habe jetzt mal ein wenig was probiert, aber so richtig zu 
funktionieren scheint es nicht.

in meiner ucf file sind jetzt folgende kommandos:

NET "Voltage_Input" LOC = P35 | IOSTANDARD = "LVTTL";
NET "Angle_Output" LOC = P34 | IOSTANDARD = "LVTTL";

INST "Voltage_Input" TNM="IN";
INST "Angle_Output" TNM="OUT";
TIMESPEC"TS_"=FROM "IN" TO "OUT"; 10 ns;


jetzt müsste er in der Place&Route Phase ja versuchen diese angaben zu 
realisieren.in meinem Post-Plase&Route timing report steht aber zu 
beginn

INFO:Timing:2698 - No timing constraints found, doing default 
enumeration.
INFO:Timing:3412 - To improve timing, see the Timing Closure User Guide 
(UG612).
INFO:Timing:2752 - To get complete path coverage, use the unconstrained 
paths
   option. All paths that are not constrained will be reported in the
   unconstrained paths section(s) of the report.
INFO:Timing:3339 - The clock-to-out numbers in this timing report are 
based on
   a 50 Ohm transmission line loading model.  For the details of this 
model,
   and for more information on accounting for different loading 
conditions,
   please see the device datasheet.


es scheint ja so, als ob es meine constraints nicht findet oder 
ähnliches. weiß jemand rat was ich falsch gemacht habe?


mfg Dexter
Antwort Zitieren Bearbeiten Löschen Melden Danke
Duke Scarring Gast #3973013 
Laut UG625 klappt "From To" nur mit einem 'Period constraint'.
Für rein kominatorische Designs ist mir kein Constraint bekannt.
Evtl. kann man mit "Offset In" oder "Offset Out" was machen.

Ansonsten kannst Du im finalen Timing-Report schauen, ob die 
Durchlaufzeiten passen und ggf. mit LOC-Constraints etwas korrigieren.

Duke
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Dexter Gast #3974112 
Hallo Duke, danke dass du geantwortet hat. Ich habe das Problem jetzt 
etwas anders gelöst. Ich habe die ein und Ausgänge mit einem Register 
eingetaktet. Dadurch konnte ich eine period constraint setzen und mit 
den Pfad anzeigen lassen
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