Taktverzögerung durch Input Delay

OP #3970873 
Servus,

wenn man ein SDRAM an den NIOS2 anbindet, braucht man ja einen 
Speichertakt der dem Systemtakt um 2-3ns voreilt.
Normalerweise erzeugt man den mit einer PLL.
Lässt sich das auch mit den Delays in den I/O-Zellen bewerkstelligen?
Ich hab mal ein Bild angehängt um mein Vorhaben zu verdeutlichen.

Grüße Oliver
Angehängte Dateien:
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Gast 
Soweit ich weiss, können manche Tools die IO DElays nutzen um anhand der 
Constraints vorgegebenes Timing einzuhalten. Wesentlich ist in jedem 
Fall, dass diese Timings gesetzt werden.
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OP 
Mir geht es hier vorrangig um den NIOS2 = Altera mit der Quartus 
Software (speziell auf dem CyclonIII).
Die Frage ist, wenn es denn geht, wie genau konfigurier ich das in der 
Entwicklungsumgebung.
Die Hardware Recource scheint ja grundsätzlich erst mal vorhanden zu 
sein.
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