Ich verwende ein Steuersignal (1 BIt) um einen Clock-MUx zu schalten:
1 | CLKMUX_1 : BUFGMUX
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2 | generic map (
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3 | CLK_SEL_TYPE => "ASYNC" -- Glitchles ("SYNC") or fast ("ASYNC") clock switch-over
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4 | )
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5 | port map (
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6 | O => hd_1_out_clk_p, -- 1-bit output: Clock buffer output
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7 | I0 => hd_a_pll_out, -- 1-bit input: Clock buffer input (S=0)
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8 | I1 => hd_b_pll_out, -- 1-bit input: Clock buffer input (S=1)
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9 | S => hd_clk1_sel -- 1-bit input: Clock buffer select
|
10 | );
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Xilnx meldet setsamerweise, dass es sich um ein nicht unterstütztes
block ram feature handeln soll.
Xst:3218 - HDL ADVISOR - The RAM <Mram_hd_clk1_sel> will be implemented
on LUTs either because you have described an asynchronous read or
because of currently unsupported block RAM features. If you have
described an asynchronous read, making it synchronous would allow you to
take advantage of available block RAM resources, for optimized device
usage and improved timings. Please refer to your documentation for
coding guidelines.
Was heisst das, was soll das und muss ich da was tun?
Soweit zu sehen, geht das Design. Ich musste allerdings ASNYCH
einstellen, weil es sonst nicht routet. Scheint rein resourcen-Problem
zu sein. ich habe mehrere solcher MUXEs.
Aber inwieweit hat das Umschalten mit einem BUFGMUX etwas mit BRAMs zu
tun?
