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VHDL Alu Shift-Operationen
Gast
#4221889
Hallo Leute, will eine Shift-Operation in VHDL machen. a, b und out sind jeweils 32 Bit std_logic_vector Typen. out <= std_logic_vector(unsigned(a) srl to_integer(unsigned(b))); Leider kommt bei Out in der Simulation immer 0 raus egal welche Zahl ich um wie viel shifte. Wäre lieb wenn mir einer helfen kann. Danke!
Gast
#4221890
Das gleiche passiert bei sll und sra auch.
Gast
#4221944
probier mal numeric_std package laden out <= std_logic_vector(SHIFT_LEFT(unsigned(a),to_integer(unsigned(b))));
Gast
#4221959
RSHIFT: ("0" & a(31-1 downto 0))
VHDL schrieb im Beitrag #4221959: > RSHIFT: ("0" & a(31-1 downto 0)) Ja, knapp vorbei ist auch daneben. Und diese Zeile ist gleich 2 mal knapp vorbei... > Leider kommt bei Out in der Simulation immer 0 raus egal welche Zahl ich > um wie viel shifte. 1. "out" ist ein ganz schlechter Name für ein Signal... 2. Welche Simulation? Wie sieht der Rest der Beschreibung aus? Wie hast du den Fehler festestellt? Welchen Wert hättest du erwartet? 3. aus http://vhdl.renerta.com/mobile/source/vhd00047.htm
Gast
#4222043
Hallo Leute, es geht inzwischen, der Fehler lag an der Testbench. Sorry dann für euren Aufwand. Wollte eine 32 Bit Folge in der Testbench um dezimal drei Shiften, hatte aber die Eingänge an der Alu vertauscht. Die dezimal drei wurde dann um eine extrem hohe Zahl geschiftet, wo natürlich logisch ist, dass dann überall 0en standen in der Simulation. Schlussendlich haben jetzt sogar beide Methoden funktioniert. Sowohl mit der SLL SRL SRA operatoren als auch mit der SHIFT_LEFT / SHIFT_RIGHT Funktion! Danke Antwort schreiben |
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