Hallo,
ich habe jetzt das zweite mal ein seltsames Problem:
Ich will eine Component einbinden, in der Top vhdl Datei ist das drinnen
1 | architecture behav of blubb is
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2 |
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3 | component div_16_16 is
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4 | port (
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5 | rfd : out STD_LOGIC;
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6 | clk : in STD_LOGIC := 'X';
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7 | dividend : in STD_LOGIC_VECTOR ( 15 downto 0 );
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8 | quotient : out STD_LOGIC_VECTOR ( 15 downto 0 );
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9 | divisor : in STD_LOGIC_VECTOR ( 15 downto 0 );
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10 | fractional : out STD_LOGIC_VECTOR ( 15 downto 0 )
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11 | );
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12 | end component;
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13 |
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14 | begin
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15 |
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16 | divider: div_16_16 PORT MAP(
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17 | rfd => open,
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18 | clk => CLK,
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19 | dividend => input1,
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20 | quotient => output,
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21 | divisor => input2,
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22 | fractional => open
|
23 | );
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Die Component die ich einbinden will hat natürlich auch die gleiche
Bezeichnung:
1 | entity div_16_16 is
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2 | port (
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3 | rfd : out STD_LOGIC;
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4 | clk : in STD_LOGIC := 'X';
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5 | dividend : in STD_LOGIC_VECTOR ( 15 downto 0 );
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6 | quotient : out STD_LOGIC_VECTOR ( 15 downto 0 );
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7 | divisor : in STD_LOGIC_VECTOR ( 15 downto 0 );
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8 | fractional : out STD_LOGIC_VECTOR ( 15 downto 0 )
|
9 | );
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10 | end div_16_16;
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11 |
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12 | architecture STRUCTURE of div_16_16 is
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Irgendwelche Ideen?
Edit:
Wenn ich oben statt Implementation Simulation anklicke dann ist es
richtig eingebunden.
Vielen Dank!
