Problem mit Dual Port BRAM

Michael Gast 28.09.2015 10:26 #4289397

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Hallo,

ich habe hier ein kleines Problem mit Vivado 2015.2.1.

Wenn ich einen dual port BRAM so beschreibe:

process(clka)
    if(clka'event and clka = '1') then
        if(ena = '1') then
            if(wea = '1') then
                ram_name(to_integer(unsigned(addra))) <= dina;
            end if;
            ram_data_a <= ram_name(to_integer(unsigned(addra)));
        end if;
    end if;
end process;
process(clka)
    if(clka'event and clka = '1') then
        if(enb = '1') then
            if(web = '1') then
                ram_name(to_integer(unsigned(addrb))) <= dinb;
            end if;
        ram_data_b <= ram_name(to_integer(unsigned(addrb)));
        end if;
    end if;
end process;


dann funktioniert das in FPGA hervorragend. Bei der Simulation 
funktioniert aber das schreiben auf den Speicher nicht. Überall wo eine 
'1' geschrieben wird steht nachher im Speicher 'X'.

Schreibe ich beide Schreibzugriffe in einen Prozess funktioniert die 
Simulation aber die Synthese schlägt fehl. Der Block wird nicht mehr als 
BRAM erkannt.

Wie mache ich es richtig ohne auf einen fertigen BRAM Block von Xilinx 
zuzugreifen?

Danke Michael

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VHDL hotline Gast 28.09.2015 10:49 #4289426

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Dann ist deine Simulation falsch ;-) .

Ne mal im Ernst, woher sollen wir ohne deine Testbench wissen, was du da 
in der Sim machst? Vermutlich vergisst du wea/web/ena/enb auf '1' zu 
setzen oder du schreibst immer mit beiden Ports an die gleiche Adresse.

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Sebastian U. (sebp20) 28.09.2015 12:28 #4289565

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Hallo,

wie ist der Ram definiert und welchen Simulator verwendest du?

Ich hatte ein ähnliches Problem und habe den RAM als shared variable 
definiert. Hängt aber vom Simulator ab.

Grüße
Sebastian

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Michael Gast 28.09.2015 13:36 #4289674

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Hallo,

der Ram wird so definiert:

type ram_type is array (C_RAM_DEPTH-1 downto 0) of std_logic_vector(C_RAM_WIDTH-1 downto 0);
signal ram_name : ram_type := (others => std_logic_vector(to_signed(0, C_RAM_WIDTH)));

Als Simulator nutze ich den integrierten in Vivado.

Danke

Michael

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Christian R. (supachris) 28.09.2015 14:08 #4289738

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Für Dual Ported RAM muss das aber schon als shared Variable deklariert 
sein. Sonst geht der Simulator davon aus, dass zwei Quellen ein Signal 
treiben und gibt dir völlig korrekt das X aus. Der Sythesizer kann das 
sicherlich erkennen, dass du in Wirklichkeit einen DP RAM beschreibst.

Ich hab das so:

--True Dual Ported RAM according to XST User Guide
type  ram_type  is  array  (0  to  MEMORY_SIZE - 1)  of  std_logic_vector  (15  downto  0);
shared  variable  RAM  :  ram_type;

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