verilog syntax verständnis

osaft Gast #4294207
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Hallo,

ich verstehe den folgenden verilog code (port mapping) nicht:

1
  lpm_ram_dp info_fifo

2
  (

3
//...

4
    .data      (len_cnt & {4{~initialize_memories}}),

5
 );


Dabei ist:
1
input [3:0] data;//(4 bit)

2
//...

3
reg     [3:0] len_cnt; //(4 bit)

4
reg           initialize_memories;//(1 bit)


Was bedeutet die 4{~initialize_memories} ?

Versuch:
1
  PORT MAP

2
  (

3
    data      => len_cnt and (not initialize_memories), -- so nicht
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