Hallo Leute,
ich bin recht unerfahren mit VHDL und CPLD's.
Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu
erzeugen?
Der angehangene Code ist nicht von mir
Damit ich ihn verstehen kann bräuchte ich ein Schematic
Ich bedanke mich schon mal für die mühen.
VHDL schrieb im Beitrag #4302693:
> Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu> erzeugen?
Ja, die üblichen Werkzeuge wie z.B. Xilinx ISE/Vivado bieten solche
Darstellungen. Allerdings sind die erzeugten Schaltpläne nicht wirklich
übersichtlich, so dass man sie eigentlich nur verwendet, um sich das
Syntheseergebnis einiger Details anzuschauen, z.B. in Hinblick auf
wegoptimierte Gatter. Sie eignen sich nicht allzu sehr, um einen groben
Überblick zu erhalten.
> Der angehangene Code ist nicht von mir
Liegt denn die ausdrückliche Erlaubnis der Urhebers vor, diesen
Quellcode hier zu veröffentlichen? Oder hast Du etwa einen
Urheberrechtsverstoß begangen?
> Damit ich ihn verstehen kann bräuchte ich ein Schematic
Dann solltest Du Dir ein Projekt in der Entwicklungsumgebung Deiner Wahl
anlegen und den Code dort synthetisieren.
6 D-FF und ein 3bit counter das ist nun wirklich nicht schwierig.
Einfach die 7 Baueklemente hinmalen, deren Ports beschriften und über
die Kombinatorik verdrahten -> fertig!
VHDL schrieb im Beitrag #4302755:
> den Code darf ich verwenden.
Verwenden != veröffentlichen...
> könnte jemand vielleicht eine schnelle skizze zeichnen...
Ja, Du selbst. Warum sollte jemand von uns Deine Hausaufgaben oder
Arbeit machen? Ist außerdem Google kaputt? Die Suchbegriffskombination
"vhdl schematic" liefert Unmengen an Treffern, die sich auf die
unterschiedlichsten Werkzeuge beziehen.
VHDL schrieb im Beitrag #4302764:
> Warum ist der ABEL Code eifentlich wesentlich kürzer als der> Konvertierte VHDl Code
Weil der Konverter nicht mit dem Ziel geschrieben worden ist lesbaren
VHDL Code zu erzeugen.
Es fängt schon damit an, dass er den Counter nicht als Vector
declariert, und dann noch IEEE.std_logic_arith.all verwendet, d.h.
veraltet ist.
Von Hand konvertiert wäre nur wenig (wenn überhaut) umfangreicher.
VHDL schrieb im Beitrag #4302693:
> Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu> erzeugen?
Du kannst eine RTL-Schematic draus machen lassen.
VHDL schrieb im Beitrag #4302764:
> Warum ist der ABEL Code eifentlich wesentlich kürzer als der> Konvertierte VHDl Code
Weil der automatisch generierte VHDL unheimlich geschwätzig ist. Dort
wurde z.B. der Zählervektor in einzelne Bits aufgedröselt. Das ist
umständlich und bringt viel Text mit sich.
Ich würde dieses Design übrigens eher händisch vomABEL Code in VHDL
übersetzen. Und es zudem synchron machen, damit so ein Gemurkse wie mit
dem taktsynchronen CNTCLR, der aber auf den asynchronen Reset geht,
nicht nötig ist.
VHDL schrieb im Beitrag #4302693:
> Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu> erzeugen?
Ja, siehe Anhang.
Ich bezweifele aber, das das beim Verständnis wirklich hilfreich ist.
Duke
