Ich bin ziemlich unerfahren mit FPGAs. Ich hab nun zu dem bestehenden FPGA-Code des RedPitaya (Zynq7010) etwas hinzugefügt und dadurch erhalte ich plötzlich eine Timing-Violation im alten, unveränderten Teil. (Ohne meine Erweiterung ist die Violation nicht da.) Wodurch passiert so etwas? Was kann man dann tun?
Gast
#4342905
Das habe ich ständig. Das Ganze ist nicht deterministisch.
Das liegtdaran dass jedes Mal das komplette FPGA neu geroutet wird. Wenn du das verhindern willst, musst du Design Partitionen machen aber das ist wirklich nix für einen Anfänger. Wenn sowas auftritt, bedeutet dsas in der Regel dass dsas FPGA ziemlich voll ist, oder das Timing eh schon sehr knapp.